LF内置化高阻型数字鉴相器IC的设计案

图1所示本发明的高阻型数字鉴相器内部电路方框图，满足了以下设计要求：1.LF的IC内置化；2.LF的Buffer化输出3.适应于VCO窄带化应用需求4.适配于不同类型及用途的高阻型数字鉴相器设计要求。

技术领域

[0002]本发明对各种不同类型及用途的高阻型数字鉴相器，提供了一个IC内部电路的规范性设计方案。

背景技术

现有高阻型数字鉴相器仅有一种形式，其中之一型号为74HC4046的IC式鉴相器，其内部电路结构图为图1所示；根据PLL技术的发展，作为通用型鉴相器有着可以提供PLL工作特性的改进项目。

发明内容

[0006]新型高阻型数字鉴相器IC的内部电路配置方案，包含了以下技术，记：

[0007]a. 适用于所有的高阻型数字鉴相器类型，包括依据发明名称为《标准化设计高阻型数字鉴相器的结构原理方案》设计的鉴相器。鉴相器的输出接口电路原为CMOS型开关，现适配于CMOS型开关型，二选一数字模拟开关型，OPAMP型，场效应管开关型；

[0008]b. LF(无源比例积分滤波器)IC内置化；

[0009]c. LF的输出经Buffer后对外输出(LF_OUT)；

[0010]d. VCO的调控方式为粗细三段式调控方式；

[0011]VCO细调控方式窄带化技术。

[0012]定义与说明

[0013] 高阻型数字鉴相器是指鉴相器处理的信号符合通用型数字集成电路输入信号规格要求的信号波形即具有“H”与“L”二种态值的信号形式，鉴相器的输出规格也符合通用型数字集成电路输出信号规格要求，输出信号不仅具有“H”与“L”二种态值，还具有高阻态输出的信号形式即输出信号电平依赖于输出端外接电路的结构、输出阻抗为高阻即屏蔽输出。本专利申请文件中规定鉴相器中二个输入(端)信号记号为SIG_IN与COMP_IN，输出(端)信号记号为PC_OUT。

附图说明

[0015] 图1是74HC4046A内部电路方框图，摘录自该芯片厂商的数据手册。

[0016] 图2为本发明LF内置化IC的高阻型数字鉴相器内部电路方框图。

[0017] 图3为图2中部分更改电路的方框图。

[0018] 图4为无源比例积分滤波器下PLL模型的单位阶跃响应图。

[0019]图5为LF(无源比例积分滤波器)充放电模式在一个周期内的输出响应图。

实施方式

[0021] 现有的高阻型数字鉴相器例型号为74HC4046A的鉴相器IC，与本发明的LF内置化高阻型数字鉴相器IC在管脚配置上变化情况汇总如下。

[0022]a. 未有变化

[0023]1) 管脚号为3的COMP_IN与为14的SIG_IN都为鉴相器的输入端口；

[0024]2) 管脚号为6,7的VCO外接电容C1端口；

[0025]3) 管脚号为12的VCO外接电阻端口；

[0026]4) 管脚号为4的VCO输出VCO_OUT外接电容端口；

[0027]5) 管脚号为16的外接电源Vcc接入端口；

[0028]6) 管脚号为5的VCO外接INH端口：VCO停振。

[0029]b. 未有变化，但属性有改动

[0030]1) 管脚号为8的外接电源接地端：改为数字接地端。

[0031]c. 功能块未有变化，使用方法有改变

[0032]1) 管脚号为11的原VCO外接电阻R1端口，现改为VCO输入VCO_IN外接电容端口；

[0033]2) 管脚号为13的鉴相器输出PC2_OUT的端口，现改为高阻型数字鉴相器内部输出OUT经经Buffer后外接输出端口。

[0034]d. 原有功能块移除，新增功能块

[0035]1) 管脚号为9的原VCO输入VCO_IN因内移而移除，现改为VCO分段输出方式的置位端D1；

[0036]2) 管脚号为10的原解调输出DEM_OUT移除，现改为VCO分段输出方式的置位端D2；

[0037]注：原VCO输入VCO_IN内移后由D1,D2作四级设定VCO输出频率的调控。

[0038]3) 管脚号为2的原鉴相器1输出PC1_OUT移除，现改为模拟接地端；

[0039]4) 管脚号为15的原鉴相器3输出PC3_OUT移除，现改为LF外接电容C2接入端口；

[0040]5) 管脚号为1的原鉴相器脉冲输出PCP_OUT移除，现改为LF的输出LF_OUT端口。

[0041]1. 发明内容的背景技术

[0042]a. LF内置化有着理论依据

[0043] 作为锁相环中一个部分的环路滤波器LF，无源比例积分型LF有着广泛的应用范围与适应性，本发明采用无源比例积分型LF作为通用型的高阻型数字鉴相器的LF。

[0044] 无源比例积分型LF作为PLL模型下零状态单位阶跃响应曲线为图4所示，参数阻尼值ζ是与LF内RC的取值有关。如果R4朝着大于R3的方向发生变化，其结果就是ζ在增大，观察曲线有如下特征：

[0045]1) 除ζ=0外，各个不同参数ζ的曲线是回归于1。对于一个设定的误差值，总可以找到一个时间即相位值，当时间或相位大于此值后有无数个不同ζ值的曲线变化在这一误差值范围内。

[0046]2) 随着参数ζ的值增大，曲线在加快回归于1；与初始时有着更高的响应速度。

[0047]3) 该理论模式的使用条件是：LF输出的后端理论上是开放的，实际应用中阻抗值越大越接近于理论值。

[0048] 对于第2点，有着更为简便的验证方法：对于一个零状态响应初始时刻的“交流等效分析法”，电容接地，LF零状态响应输出值为R3R4的串联分压输出，如此简单而已。

[0049] 上记模型在传统PLL理论中被广泛地应用着，但是这有着严格的使用限制。鉴相器的二个输入信号保持没有变化，严格意义上说并不存在；只有锁相环工作在锁定状态下，在一个误差范围内近似地可以采用这一模型作分析。但是，锁相环的工作状态讨论在锁定状态下的分析并不重要，这一模型的结果从理论上来说任何参数ζ总会锁定在一个指定的误差范围内。锁相环的工作状态讨论重要的是在失锁状态下的讨论，此时鉴相器的二个输入信号有着较大甚至剧烈变化，极端的情况是发生“跳周”现象，此时这一模型根本不适用于作分析，只能“借用”结果有相似而已。

[0050] LF工作状态，严格意义上来说是一个充放电过程。所使用的包含零输入响应在内的全输入分析模型在本发明设计者本人编著的《PLL设计的理论与应用》一书中有着详细的讨论，作为一个结果为图5所示。随着R4/R3的比值增大，LF输出信号越接近于鉴相器的输出信号。

[0051] 对于一个PLL环路的工作状态作出描述或者定义就是一个不断地处在回归与调整的过程中。每一次回归确立后都会形成一个新的失锁或建锁过程，从而再次建立新的调整过程以确立新的回归电平线。分配至LF所要承担的任务其实是唯一、确定的，就是储存能量即电荷维持回归的电平与最大化地在一个有限的鉴相器输出信号周期内完成PLL环路的工作调整。这里的回归电平线，在实际应用中就是高阻态电平值。

[0052]综合上述内容，LF内置化是一个可行的方案，也有实例验证过：在发明名称为《LC谐振体的谐振频率测试与生产装置》中做过验证，该装置其本身就是处理六种不同工作频率，即使如此采用了统一参数的LF。LF中电阻R取值规则是R=R3+R4>数kΩ确保符合通用型数字IC输出端口对消费电流的限制，在这限制条件下取R4/R3>(4,5)时可以保证锁相环有着一个较好特性的工作状态。具体而言，R3取1kΩ，R4取5kΩ左右即可。外接C2选用标准是如果注重追踪性能，与工作频率较高时选较小的电容值；如果注重稳态性能，与工作频率较低时选较大的电容值。不可选用有极性的电容，漏电越小越好。作为通用性，选0.1-1uF不会有多少问题，较高频率工作时适当降低电容值。

[0053]本发明中，LF的电阻内置于IC内，提供一个电容的接入端。

[0054]b. VCO窄带化的使用

[0055] 74HC4046A内部VCO的工作方式，据张厥盛、郑继禹、万心平著的《锁相技术》一书(1994年版，西安电子科技大学出版社)为数字门电路型VCO。

[0056]鉴相器内置VCO，在采用方法上有一个误区：保证VCO有着最大动态范围以适配于鉴相器工作频率范围，与实际使用过程中VCO的窄带化使用以保证锁相环的性能特性。这是一个互为矛盾体，在一个实际应用中只要确保满足锁相环工作频率指标，VCO的最大动态范围不是越宽越好，而是越窄越好。在发明名称为《LC谐振体的谐振频率测试与生产装置》中有一个成功的应用案例，这一应用结果反映在本发明中。

[0057] 本发明中，原VCO_IN输出端口内置于IC内，分为四级可调式，由D1D2的码值控制。

[0058]c. LF经Buffer化后对外输出

[0059] 在实际应用中这是一个往往容易被忽视的致命性问题，导致产生了一些违背常识性使用方法的产生。一些IC厂商甚至开发出提供鉴相器大电流输出的4046系列鉴相器的升级版7046，9046系列边沿式高阻型数字鉴相器，相关的相当数量论文与专利属于无意义的存在事实。

[0060] LF中电容器的作用其实可以简单地描述为：相位差检出期间快速调整所储存的电荷量来适应新的回归态值即高阻态的要求，相位差检出结束后要求维持所储存的电荷量保持不变。以上二个过程都要求LF的后级电路理想是开放，实际应用中是高阻态；尤其一个正常工作的高阻型数字鉴相器组环电路在同相后高阻态工作周期占据着绝大多数工作时间，所以不仅需要前级输出为高阻态，更需后级的输入也为高阻态。对于一个LF中二个电阻合计值为数k的应用场合，最大消费电流仅为毫安级，对于任何一个标准型数字IC，存在着问题本身就是一个不可思议的问题。任何加大鉴相器输出电流的方法只能起到杯水车薪的作用，也改变不了劣化LF工作性能的现实，而任何劣化LF工作性能的使用方式都应禁止的。所以，加大鉴相器的输出电流，文不对题的乱抓阄方式。解决方法即使就是一个常识性方法，简单而有效：加个隔离级。

[0061] 本发明中，LF的输出是经过一个Buffer器后输出到输出端，有了一个很好的隔离级；同时鉴相器输出也是经过一个Buffer器后输出到输出端，如图3中所示电路。

[0062]综合以上内容，一个更为符合实际应用需求，同时适合于发明名称为《标准化设计高阻型数字鉴相器的结构原理方案》中鉴相器要求的高阻型数字鉴相器IC的设计案是适用的方案。